2045年晶片不再只求縮小！英特爾揭密半導體未來「3大極限」

2045年晶片不再只求縮小！英特爾揭密半導體未來「3大極限」。（歐新社）

〔財經頻道／綜合報導〕2045年的晶片將不再只是持續縮小，而是朝三維堆疊發展，從電晶體、金屬連線到晶片之間的互連，都將進一步向上整合。然而，決定半導體發展極限的，不只是技術能否突破，更包括散熱、量產良率與製造設備能否跟上。

外媒報導，10月23日，科技播客主持人Dwarkesh Patel發布特別節目，走訪英特爾晶圓廠與研究實驗室，訪問五位技術負責人，深入探討未來晶片架構、先進封裝、EUV微影，以及AI時代的半導體產能瓶頸。

英特爾製程開發負責人Chris Auth指出，未來晶片可能交替堆疊電晶體與金屬互連，進一步提高單位面積的運算密度。目前電晶體已從平面結構演進至FinFET，再進入環繞閘極（GAA），下一步則是互補式場效電晶體（CFET），將N型與P型電晶體上下堆疊。

然而，三維整合雖能容納更多電晶體，也會增加層間連線的複雜度，讓熱量更難排出。晶片效能最終仍受電晶體切換速度、耗電量與散熱能力共同限制。Chris坦言，工程師對技術發展的能見度約只有4年，要準確預測十年後的晶片樣貌並不容易。

當金屬連線持續縮小，傳統銅線的襯墊會占據更多空間，英特爾因此研究以釕取代銅，改善極細線路的製造效率。

晶片間的資料傳輸同樣重要。先進封裝透過混合鍵合，直接連接晶片上的銅接口，省去傳統焊點，讓接點更密集。英特爾指出，Foveros量產互連間距已達25微米，實驗室更進一步推進至10微米以下。對AI而言，資料搬運效率往往與運算能力同樣關鍵。

新技術從實驗室走向量產，往往需要十年以上。FinFET在1989年完成實驗室驗證，2011年才進入量產；環繞閘極也歷經多年才實現商業化。

晶片製造涉及約2000道工序，必須兼顧良率、缺陷率與效能。英特爾10奈米製程的延誤，正反映過度追求技術突破的風險。公司因此調整研發策略，透過階段性驗證控管新技術導入，避免單一製程節點承擔過多創新，確保進度更可預期。

英特爾技術長Pushkar Ranade指出，EUV微影設備每年交付量不到100台，且全球晶片製造商必須共同分配。設備交期通常長達18個月，擴建晶圓廠更需要時間。

他估計，全球現有設備大約只能讓先進製程晶圓產量增加一倍，遠不足以支撐AI算力每年成長3倍的需求。英特爾計畫提高不同世代製程的設備共用率，從18A轉向14A時，預估約80%的設備可重複使用，以降低投資壓力。

2045年的晶片將持續向三維堆疊邁進，但真正決定產業上限的，是散熱、材料、封裝、製程良率與設備供應能否同步突破。AI需求持續攀升，半導體競爭也不再只是比誰能做出更小的電晶體，而是比誰能將新技術穩定、有效率地轉化為大規模產能。

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